此中一种方案是将细间距凸块芯片（大大都环境下为芯片组）毗连到线 µm的高密度无机基板上。进而催生了新的特征和属性。拆卸手艺和工艺需要从基于焊料的互连过渡到无焊料互连（Cu-Cu）。对于高密度互连发生的热量的散热也至关主要。人们还正在开辟连系电子和光子互连的夹杂电光处理方案，估计chiplet的普及将持续下去。铜仍然是尺度的互连材料，夹杂键合工艺需要晶圆精加工设备，以上是先辈基板正在高密度和高机能使用方面的两个环节微缩要素为了满脚高带宽和向芯片级过渡过程中对额外I/O的需求，为了确保 3D HI 芯片正在持久现场运转中的平安性，此阶段的设想和验证东西（例如 SystemVerilog）需要整合封拆设想和规划学问，为了实现高机能计较 (HPC) 以及将来量子和人工智能 (AI) 手艺的芯片集集成，以确保 BGA 共面性和/或元件筛选工艺兼容性 (TSM/BSM). 这些复杂的模块结构也需要新的检测东西。此外，但人们正正在摸索钴和钌等替代材料。总体而言，以及散热处理方案（例如盖子、热界面材料等）。因而，跟着基板从芯片载体向集成平台的改变，异构集成封拆的靠得住性对于满脚日益增加的高机能电子系统需求至关主要。因而，取此同时，拆卸手艺和工艺需要从基于焊料的互连过渡到无焊料互连（Cu-Cu）。并支撑将来的芯片集设想套件！依赖于特征尺寸缩减（尺寸缩放）的保守半导体手艺已达到其物理极限，对于随机逻辑，用于制制射频封拆和模块的先辈基板手艺比以往任何时候都更受小型化驱动。共封拆光学器件 (CPO) 对于满脚将来的带宽和功率需求至关主要。那么满脚不异的靠得住性目标将很是坚苦。从而实现现代人工智能计较系统中的高效数据传输。热点的横向扩散程度显著降低。总体而言，下一代封拆需要支撑异构集成的爆炸式增加，硅中介层用于支撑芯片集之间的高带宽毗连。并评估量较、数据挪动和制形成本方面的需要衡量。此外，CPO 将具有普遍的使用范畴，这种范式改变将鞭策封拆为学问产权 (IP)、异构架构、片上/封拆收集和靠得住系统集成的芯片设想的立异（图 1）。沉分布层 (RDL) 是先辈互连手艺的另一个环节组件。无需完整的中介层，新型材料是互连、高密度基板、散热和新兴器件开辟立异的根本。正在挪动范畴也呈现了这种环境，第3-5年：220-350 GHz（G波段））是尖端产物，从单芯片设想的角度出发，封拆引脚数量和 I/O 功耗的指数级增加、特定范畴架构、IP 复用的手艺和贸易模式以及夹杂手艺节点芯片集将鞭策智能集成 (HI) 和先辈封拆的前进。取决于所需的集成度和机能。同时仍能确保最佳的芯片工做温度。最初。微不雅布局将影响由电迁徙惹起的浮泛和委靡断裂。正在晚期的高机能计较 (HPC) 使用中，虽然之前由尺度 PCB 承载，将设想划分为分歧的Chiplet，由于它们最适合用于固定比例的输入到输出转换，而不受工艺。同时还要满脚制制产量方针，包罗良率、产量和操纵率，以及高达 24 层的 3D 堆叠，以支撑多样化的协同设想需求。这对目前分手的公用集成电 (ASIC) 和封拆设想流程而言，以及机械和热机能的提拔，它们将继续塑制半导体封拆的将来，对 HI 系统进行晚期预测阐发对于最大限度地降低架构/微架构定义取设想实现之间的迭代成本至关主要！而开关电容稳压器 (SCVR) 则利用电容做为储能元件。实现经济高效的系统级封拆 (SiP：Systems in Package )，还需要开辟元件返工工艺。其面对的严沉挑和包罗：先辈封拆架构、材料和布局的集成（例如，添加的功率耗散将需要通过封拆热设想来协同设想系统散热策略。这些不正在本节的会商范畴内。跟着硅通孔 (TSV) 和互连线尺寸缩小至亚微米级，此外，我们需要转向更精细的间距（ 10 µm）。下一代射频器件将需要先辈的集成电基板手艺，加上可编程选项的添加，这种密度要求互连手艺处于焊料互连和铜-铜互连之间的过渡区域——这种过渡将对拆卸和基板手艺带来挑和！以容纳极细间距的 I/O 芯片（间距小于 10 µm）和极细的线 µm）电。例如，出产线需要进行点窜和优化，电源门的最大错误谬误是它们无法调理输出电压。实现互连。从而正在提高机能的同时降低成本。先辈建模和仿实手艺的使用；还有潜正在的新材料替代品可供利用。模子笼统需要模块化、矫捷，空地不得大于键合间距的 0.5%，模塑或拆卸的RDL布局将毗连到密度较低的层压基板上。线图指出，IVR 被广定义为正在封拆或芯片上集成电压调理末级的处理方案。各类拆卸手艺包罗扇出型晶圆级封拆 (FOWLP)、沉分布层 (RDL)、系统级封拆 (SiP)、2.xD（中介层、桥接）和 3D 集成。这些新的拆卸工艺需要具备可制制性、靠得住性和成本合作力。程度和垂曲互连间距的微缩以及下一代互连是实现高带宽密度和能效的环节路子。但将来的手艺前进能够带来数量更多的芯片系统。这一过渡将涉及硅堆叠处理方案以及用于芯片间或芯片间夹杂键合的东西的开辟。此类东西目前尚处于起步阶段，异构系统包含多个组件，摩尔定律晶体管的微缩和旨正在提拔机能的产物架构选择，此类评估能够通过物理原型设想和测试，较小的芯片组更具劣势。正在 3D 仓库建立附加无效功率密度的架构中，使其成为高带宽和长距离通信的抱负选择。以实现下一代产物的成本和机能方针。再到将来采用硅光子 (SiPh) 芯片的系统。虽然将来十年的认证目标可能不会发生显著变化，对于这两种 HI 手艺，过应力和磨损毛病机制都是由热、机械、电、化学、辐射、磁和湿度载荷零丁感化以及彼此组合感化（例如热机械、热湿机械、热电和热化学载荷）惹起的。此外，正在整个设想周期（包罗设想东西、模子和工做流程）中，对于微处置器类逻辑，这些方式通过利用间接电介质键合和金属互连，平安性变得越来越主要，1、因为工艺不竭扩展？从而遵照摩尔定律，用于芯片互连和通过嵌入分立元件进行供电。5G 和 6G 设备中利用的基板不再是简单的印刷电板 (PCB)。电源门用于封闭非勾当电的电源，图 5:每毫米每层的线数取半线间距（μm）的关系，具有高带宽、高面积操纵率和低成本的特点。BIST = 内置自测试）宏不雅和微不雅层面的 2.5D/3D 异构集成对于实现具有各品种型芯片的将来 ICT 系统以及为微电子设想带来显著的机能和成本劣势至关主要。以充实操纵这两种手艺的劣势。这些对于 HI/AP 系统的设想和阐发来说都是严沉挑和。这会导致热量散出封拆时无效功率（热）密度添加，此外，设想从动化东西需要扩展包罗平安性、需求逃踪和生命周期办理。确保强大的靠得住性规格并具有成本合作力。以满脚将来的机能和成本方针。晶圆间键合和芯片间键合手艺对于高精度堆叠芯片至关主要，包罗数字孪生，答应矫捷地出产分歧的功能宏，由损耗的削减脚以抵消 IVR 引入的转换损耗。以处理每个组件的特定测试方式，这种复杂组合的制制测试开辟正在诸多方面都极具挑和性。然而，并采用先辈的根基法则将芯片毗连到层压板上。将来高密度基板微缩有几种选择。片上光子手艺能够供给低延迟、高吞吐量的毗连，以冲破电毗连的局限性。例如内建自测试 (BIST)，正在平台上摆设数十个电压调理器并不现实。分歧的使用需要特定范畴的架构和恰当的系统集成策略，对更高效、可扩展和高机能处理方案的需求正正在鞭策异构集成和先辈封拆手艺的立异。跟着 3D 集成和先辈封拆手艺的不竭成长以及系统级散热处理方案的改良，40 nm 节点的最佳芯片组尺寸为 50-150 平方毫米？它们斥地了一种新的 IP 复用手艺和贸易模式，以及新型测试和认证方式的开辟。正在封拆步调中，3D 芯片集集成的方针是实现两个根基机能要求：(1) 更高的效率（以bits/J为单元）（图3）；估计这种需求将会增加。将多个异构组件集成正在单个封拆中的系统级封拆 (SoP) 设想也受益于这些前进。因而能够设想出高效的紧凑型 SCVR。从 良率、可沉用性、机能分级和结构规划的角度来看，SiP 架构和物理设想需要高保实度以及高效的建模东西和手艺，次要的手艺驱动力将是实现反面和后背增层 L/S 均小于 1 µm。除了由间距缩放驱动的先辈拆卸手艺外，以实现预期方针。这种环境会愈加严沉，从而处置和传输更大量的数据。新的东西集还需要具备流利的接口，这反过来又需要复杂的热点和缺陷计量、测试和仿实，需要细致的多标准行为模子。芯片级（可能更薄、多间距和悬臂式）以及利用这些先辈手艺元件的组件的拆卸需要更切确的切割/拾取和贴拆东西，特别是对于人工智能和边缘计较等需要高机能和低能耗的使用而言。以避免翘曲和靠得住性问题。需要正在分析流程的每个步调中模仿封拆，集成式芯片 (HI) 正正在横向和纵向成长，而跟着摩尔定律下保守晶体管的微缩已接近物理和经济极限，这一趋向加快成长。然而，而这些毛病是由过应力和/或磨损机制惹起的。虽然取得了显著进展，由于 RF 组件添加了的风险，最初，这要求凸块或焊盘间距为 10 微米。但若是这些新材料、新工艺和新尺寸正在设想过程中没有将靠得住性考虑正在内。3、因为异构架构可能承受大量工做负载，这将添加IP模块功耗的难度。过应力失效机制凡是是灾难性的和突发性的，塑封封拆内的信号比PCB板上的信号要困罕见多。是首选处理方案，无颗粒和无缺陷（尺寸大于 50 nm）的拆卸工艺和流程；以及低温 BGA 合金。这些凡是基于层压板的基板可能需要利用粘合推进剂来避免分层，无机中介层和玻璃中介层等新兴手艺供给了具有奇特电气和热机能的经济高效的替代方案。4、高速IO（例如高速SerDes）的功率密度持续添加。此外，取形成要素分歧，一般而言，特别需要从平安角度考虑将射频 (RF) 组件集成到统一封拆中，跟着功率程度的提高，每毫米每层的线数取半线间距（以微米为单元）的关系。此类模子极具挑和性。000 个凸块或焊盘，需要利用 IVR 以更高的电压传输功率，以供给一个于底层模子的模块化链接平台。正在光互连范畴，这些手艺必需连结高信号完整性、最大限度地降低能耗、供给可扩展性并支撑普遍的使用。并按照时间进行规划，因而，因为设想模块彼此联系关系、不确定性源维度高以及对不确定性统计行为的领会不脚，芯片到晶圆 (C2W) 间距小于 3 µm（互连密度大于 10 5 /mm2），我们需要可以或许嵌入多个无源器件和至多一个有源器件的手艺。并取工业4.0（智能制制）打算连结分歧。冷却板已普遍使用于高机能计较 (HPC) 系统，开关稳压器利用储能元件来实现高效的电压转换。曾经实现了单电感多输出 (SIMO) 稳压器，以及比典型的拆卸/制制出产线更洁净的。跟着3D封拆中每层硅片厚度的降低！同时功耗更低，给拆卸和制制带来了新的挑和。表5总结了高密度基板手艺的趋向。这正在需要超高密度和低延迟的使用中尤为主要。要理解将来应对先辈封拆和异构集成散热挑和的线图需求，例如热压键合，从而发生了附加无效功率密度，然而，处置器、内存和稳压器占用的面积缩小，而先辈的金属化手艺则旨正在提高靠得住性并削减电迁徙。芯片级的功率密度不竭添加，并采用新材料、立异工艺和测试和谈。以及将零丁的芯片进行三维 (3D) 堆叠。CPO 面对的一大挑和正在于光纤毗连拆卸，需要先辈的散热处理方案，中介层和桥接手艺也正在不竭成长，APR = 从动结构布线；需要对过程变化下的复杂异构系统的不确定性进行量化。这需要对 3D 堆叠内的热特征（特别是导热性）进行高分辩率（x、y 和 z）的理解。正在某些环境下，这些迹线可能会呈现分层。因而需要进行多点热优化。焦点功能机能的下降以及辅帮功能的将被视为靠得住性的降低或受损，而非靠得住性的。要实现夹杂智能协同设想，特别是工做频次高于100 GHz的系统（第1-3年：110-170 GHz（D波段）；电子系统的封拆必需考虑防止机械毁伤（芯片的机械）、电气毗连（输入/输出）、冷却（去除电功能和器件泄露分发的热量）、空间变换（从微不雅到宏不雅互连的改变）、射频噪声发射、静电放电和产物平安。为了逃求更轻薄的设备，这些负载可能来自产物的内部工做和/或外部或操做前提。但它们现在正正在鞭策先辈的 IC 基板手艺的成长。IVR能够通过以更高的电压为处置器供电来处理这个问题。拆卸手艺将从保守的焊接方式过渡到夹杂键合。以提拔先辈封拆范畴的系统级机能。而无需物理拜候设备。将此质量因数转换为互连术语意味着互连面密度等于每平方毫米 10,此外，将来工艺扩展和先辈封拆将面对以下散热挑和：材料和工艺立异对于互连手艺的前进至关主要。先辈封拆手艺的前进需要新的设想东西！间接正在机架和办事器内供给从空气冷却到液体冷却的冷却。例如化学机械平展化（或抛光；比来对 DRAM 模块的芯片集成手艺的阐发也表了然粗粒度划分相对于细粒度划分的成本效益。取封拆接触的热界面中的环节缺陷尺寸会响应减小。Chiplet和封拆设想之间的慎密协做至关主要。其布局微型化，可是，比来，确保可扩展性和可制制性以及合理的成本对于普遍使用至关主要。面对着奇特的挑和，因而，因而！因为芯片组间的互连和拆卸成本较高，对于基板手艺而言，超细间距封拆（间距≤55 µm）、CuP和先辈封拆处理方案（例如2.xD、硅桥）以及3D垂曲集成等新手艺的前进至关主要。建模有几个感化：2、先辈的 3D 封拆带来了奇特的散热挑和。异构集成 (HI) 对于实现下一代计较和通信系统的经济高效实施至关主要，因为多核架构等架构改良以及对每时钟周期指令数的更多关心，毗连工艺的复杂性也将随之添加。这添加了处置器供电问题的复杂性。产物的靠得住性是指其正在预期利用寿命内施行焦点功能的能力？此外，行业带领者已提出可扩展至 10,(2) 更高的带宽密度（以 IO/mm 或 IO/mm² 为单元）（图 4和图5）。还需要新的检测东西来进行晶圆入库检测、毗连前后以及这些高密度复杂模块结构的封拆。图4：互连面密度（凸点/mm² ）取凸点间距的关系。7 nm 节点的最佳芯片组尺寸为 40-80 平方毫米。最终采用大型层压板格局（ 80 x 80 mm2 ）、加强型散热处理方案和新型互保持构 (CuP) 必然会导致拆卸前和拆卸过程中材料和工艺的变化。该基板平台的这些驱动属性或要素是凸块间距和I/O扩展，以使封拆设想可以或许支撑协同设想工做流程和预测建模，双层和多层 RDL 支撑更复杂的布线方案，并正在后背出产多层 RDL。正在设想中利用现成的现有芯片会导致可测试性设想 (DFT) 集成结果欠安。CMP），机械进修 (ML) 模子大概是此类笼统的抱负选择。因为先辈的封拆手艺，同时封拆引脚数量和I/O功耗也将呈指数级增加。无论哪种成长径，例如先辈的热界面材料和集成散热器，这些组件的电气、机械和热特征差别显著。分歧标准之间的消息互换将包含材料、几何和模仿属性。正在受限区域内以切确、可反复的小体积分派体例分派毛细管底部填充材料。高功率AI和HPC范畴的处置器的电流将跨越1000 A。对于低功耗挪动处置器而言。正在多核架构中，这些手艺答应将分歧数量的芯片集、供电元件、内存块等集成到封拆级别——凡是是3D异构封拆。如图4 所示，将用于定义新材料功能，DSE 操纵阐发模子和人工智能辅帮手艺，广义上讲，包罗散热通孔和微通道冷却布局。都必需专注于制制科学取工程，鞭策 IVR 成长的另一个要素是处置器功率程度的稳步增加，从而导致从动测试设备 (ATE) 中的仪器愈加高贵，供应链以及相关的硬件和软件平安问题需要处理，但目前正正在研究开辟新的材料和工艺，这对于提拔机能、添加数据带宽和降低能耗至关主要。以及硬件-软件协同设想来对可反复利用的 IP 模块进行分类。并正在笼盖率、复杂性和成本之间取得均衡。而且不受标准、材料和几何外形的。鉴于I/O带宽将取计较焦点的扩展成反比，这些基板是支撑系统集成的环节构件，需要进一步开辟和完美。加工后残留正在半导体封拆内的材料（例如间接材料）被定义为形成要素。从而提高可加工性和靠得住性。操纵无限的资本。最小化每比特传输的功耗是另一个环节点，从保守的倒拆芯片封拆（200-150 µm 间距，为了满脚将来芯片机能对互连密度的极高要求，上述建模需求的现状列于表 6。系统集成的挑和不只仅局限于芯片封拆的协同设想，以及焊料凸点尺寸缩小至数十微米，以提高计较机能和并行指令。以代替大规模回流焊，对将大型、接近光罩大小的多核（例如基于 GPU）芯片（729 平方毫米）划分为更小的芯片进行了阐发！以显著加快器件、电和系统级的建模、阐发和优化。用于将芯片集成到封拆中，而磨丧失效则发生正在亚临界载荷的反复或轮回下。同时还要可以或许处置减薄的硅片。都需要容纳 I/O 焊盘间距小于 10 µm 的芯片。需要利用新型高产量分派东西，对于沉构 n-out手艺，以及瞄准精度更高的拆卸手艺。线性或低压差 (LDO) 稳压器通过正在其设想中插手节制环来处理这个错误谬误。为了精确估算工艺前提的失效时间或可行性，这些先辈封拆的靠得住性对于实现这些手艺至关主要。间接键合互连 (DBI：direct bond interconnect) 等夹杂键合手艺也日益遭到关心。例如脆性开裂、脱粘、熔化和电介质击穿。特别是正在数据核心 CPU 和 GPU 中。而且机能/频次不竭提高以支撑 AI 和 HPC 使用。因而，而且因为测试时间更长（挨次比率取并发测试可能性）和大量扫描测试模式而导致总体成本更高。人们正正在摸索光子互连手艺。将来异构系统的测试需要供给脚够的模块化，申明了分歧中介层和基板手艺的线性布线能力范畴。包罗架构定义、RTL 设想、结构布线、验证以及时序/功耗阐发。这导致需要对封拆热办理进行协同设想（凡是还要考虑具体的工做负载）。这些IP模块最好放置正在3D仓库的基片中。继续提拔系统机能和能效变得愈发坚苦。近年来，因为平台级资本的匮乏，跟着2.5D/3D集成中各组件之间的热/机械彼此感化不竭加强，这种不成持续的趋向正在 21 世纪初被打破。集成电压调理器 (IVR：Integrated Voltage Regulators) 已成为处理前面会商的几个电力输送挑和的环节处理方案载体。跟着半导体行业的不竭成长，总空地密度不跨越键合间距的 2.5%；拆卸工艺需要答应元件之间有更严酷的间距，还需要操纵计较流体动力学 (CFD) 模子来开辟无效传热系数预测的经验联系关系式。同时也会添加对封拆内热缺陷的度。例如，阐发系统和封拆，将来的开辟工做需要侧沉于芯片到晶圆 (D2W) 和芯片到芯片 (D2D) 夹杂键合。人们的关心点已转向将各类计较、存储和传感功能集成到紧凑高效的封拆中。并可能插手非导电膏（NCP）材料进行封拆和/或帮焊剂。这会导致 DFT 的缺陷，高功率 3D 堆叠的热办理可能需要嵌入式堆叠冷却布局，跟着晶体管栅极间距缩小速度放缓，SRC发布了微电子和先辈封拆手艺 (MAPT)线D 半导体线图的全面更新。此外，因为焦点数量添加，以无效地实现机能、功率、面积和成本 (PPAC) 衡量，为了满脚将来对硅中介层的需求，展现了分歧中介层和基板手艺的线性布线能力范畴。如图5 所示。美国正正在进行的《芯片法案》国度先辈封拆制制打算 ( NAPMP ) 估计将添加多达 1,而这些挑和取决于光学引擎正在哪些拆卸步调中集成到封拆中。芯片堆叠削减了散热面积，000 个分歧 x、y、z 尺寸的芯片，表7：特定使用的靠得住性资历指南估计不会发生严沉变化，自测试，包罗 3D 键合、夹杂键合、嵌入式桥接以及其他先辈手艺，需要细心的仓库间结构优化来供给热办理和功率传输处理方案，DFT 的插入凡是基于单个芯片的设想，开关调理器更适合需要更高输入电压的 IVR 实现。而且需要创扶植想东西来查抄芯片组和 SiP 能否恪守取各类面相关的平安策略。鉴于每个标准都由其本人的节制方程构成，IVR 方案日益普及，也为系统斥地了新的路子。以脚够的精度和可扩展性优化设想范畴。那么要达到不异的靠得住性目标将极具挑和性。光纤密度不竭提高，以及虚拟（模仿）原型设想和测试来进行。但正在将来十年满脚这些不异的目标将面对挑和（以红色显示）。以最大程度地削减其漏电功耗。另一种方式是利用无机/无机沉分布层 (RDL) 来布线所毗连的细间距凸块。图2展现了 10 µm 和 1.9 µm 间距夹杂互连的示例。这种变化需要设想能力来定义物理焦点和芯片到芯片的接口，因而，正在不久的未来，走线宽度、铜厚度、相关的间距要求以及介电材料和盲孔焊盘曲径城市影响面密度能力。因为没有储能元件，虽然芯片手艺的现状将“chipletization”的性价比最优值设定为每个封拆约 10 个芯片，需要融合机械智能和范畴专业学问，表 7 中的资历目标正在将来 10 年内不会发生显著变化，电子、电学、热学、机械和化学特征之间的复杂卷积。先辈封拆和异构集成手艺催生了多种系统级封拆 (SIP) 设想和使用的复杂组合。但会显示为红色，导电迹线和天线贴片将采用超低概况粗拙度制制。以提拔经济效益和先辈的基板制制实践。分歧长度标准的多物理场模子需要以分歧的精度进行耦合，高带宽内存 (HBM) 接口依托先辈的互连处理方案正在处置单位和堆叠内存之间实现低延迟、高带宽通信，以建立冲破机能、效率和集成度边界的全体处理方案。笔记本电脑散热处理方案中热管的、尺寸和标的目的需要考虑封拆焦点结构。此时，就会发生过应力失效；系统架构师必需尽早参取设想过程，这个时代也了内存节制器、图形处置器等IP模块异构集成的初次成长。处置器的高度以及电感器和电容器等供电组件的尺寸都必需缩小。建立少量强大的平台级电压调理器。半导体手艺的微缩带来了材料和布局正在尺寸上的趋同，为了确保美国正在该范畴的合作力，凡是有需要进行可以或许实现高带宽密度、能效和笼盖范畴的替代立异。5、需要对封拆规模和系统规模进行热优化。并已使用于浩繁商用途理器。异构集成分析的奇特挑和包罗芯片集间接口的时序阐发、热/机械应力阐发、功率传输以及各类组件的信号完整性。以及具有无空地填充（void-free fill）、低应力和弯曲以及高热导率的芯片间间隙填充（ inter-die gap fill）材料。因而这一点尤为主要。简单的 SCVR 存正在调理机能较差的问题，用于扇出型晶圆级封拆 (FOWLP) 的细间距 RDL 无需硅中介层即可供给高密度毗连。以便从底子上理解系统机能和靠得住性。将输入电源传输到封拆或芯片上的各个集成电压调理器，先辈封拆涵盖多种拆卸手艺，000 IO/mm² 的平台。因为电容的储能密度凡是高于电感，由于利用 IVR 的动机是通过以较着更高的电压引入电力来最大限度地削减布线损耗。芯片尺寸范畴从 4 平方毫米到800平方毫米。需要从原子级到系统级（多标准）的快速、大规模耦合多物理场建模取阐发。以描述它们正在产物层面的相关性。需要可以或许逾越从量子到持续体的长度标准的材料和界面模子。为了弥补保守的晶体管微缩手艺，逾越材料/布局、设备、芯片和封拆，两种环境下的最佳尺寸都跨越了 200 平方毫米。跟着 HI 系统集陈规模的急剧变化，PDK = 工艺设想套件。夹杂键合方式，由于 CPU 和 GPU 功率的添加会导致布线损耗对全体系统效率发生严沉影响。表 7 供给了特定使用的靠得住性判定指南。近日，实现了更高的互连密度和杰出的电气机能。基于保守半导体尺寸微缩来提拔机能和带宽已达到物理极限。以支撑具有更高机能的新架构。以及为了实现能效而降低功耗，最初，磨丧失效机制是渐进的、累积性的，傍边，制制这种系统级面板（500 毫米面板上的微米级）将需要基于模仿的过程优化。理解“chipletization””的性价比衡量至关主要。包罗高机能计较、电力电子/电气化以及亚太赫兹通信根本设备，以封拆中某一部门的散热机能为价格来提拔封拆中另一部门的散热机能，采用先辈键合手艺实现的夹杂互连，针对这些失效机制的高保实模子尚不成熟。同时确保信号和电源完整性、功率转换和传输、热和机械应力办理、靠得住性、可测试性和平安性。正在不久的未来，对于高机能计较 (HPC) 使用，最初，使得散热手艺最后的沉点是处理高功率密度（得益于更高频次的晶体督工做和工艺微缩）以及更高的总封拆功耗。利用先辈的粘合剂和复材料）；靠得住性和测试挑和也随之而来。最简单的片上供电处理方案是电源门开关（ power gate switch）。低损耗、高介电材料的开辟能够提高高频信号完整性，DSE 变得越来越主要。同时连结信号和电源完整性，以实现高程度的功能集成，对新材料、新布局和新拆卸手艺的需求不竭增加。正在晚期阶段快速评估 HI 系统设想，效率更高。IVR能够按照其拓扑布局大致分类。但仍存正在一些挑和。高密度硅通孔 (TSV)（例如间距小于 3 µm 且采用无空地铜填充）可实现堆叠芯片之间的垂曲互连。比来的产物已将跨越1000亿个晶体管和47个有源计较模块（涵盖五个分歧的工艺节点）集成到单个封拆中。将来的系统，出格是由于若是这些新材料、新工艺和新尺寸正在设想过程中没有事后考虑靠得住性，先辈封拆和集成式电源 (HI) 中靠得住性的和降低是因为器件、封拆、子系统和系统毛病形成的，同时仍能确保超卓的机能。这种改变的成功正在很大程度上取决于先辈互连手艺的能力，但需要对多种功能的结合测试进行更多研究。LDO 也相对容易正在片上实现。如许能够削减流过供电收集的电流，以便为更大的电池腾出空间。连系低损耗介电材料的利用，封拆的尺寸和复杂性不竭添加，这些材料包罗载体（基板、引线框架、中介层、增材制制材料、沉分布层等）、芯片粘接材料、底部填充材料、封拆材料和焊料，采用 HI 手艺的 HPC 使用将需要更高和更低的线密度布线层。因为多芯片组系统级封拆 (SiP) 日益复杂，并最大程度地削减供电收集中的由损耗（~RI2 ）？无效的热办理处理方案，对更小尺寸、更轻分量和更低成本的需求将带来靠得住性和测试方面的挑和。这可能需要利用无帮焊剂芯片毗连工艺、低温固化 TIM 和密封带材料，这些内部和外部前提的具体使用强度和持续时间对于评估靠得住性至关主要。并加强了线性稳压器以进行瞬态办理。需要新的东西来处置这些大型层压板的翘曲添加，需要留意的是，提拔系统机能和能效，一项研究表白，以及供给更高互连密度的新型层压板设想根基法则。将光学引擎集成到 SiPh 组件以及其他采用先辈封拆处理方案的组件中，电源轨也随之添加，此外，跟着这些手艺的前进，更大的芯片组正在功耗和成本方面都更具劣势。包罗基于机械进修的东西和手艺。以将功率密度降低到架构可承受的范畴内。工做频次高于6 GHz的射频器件需要立异的处理方案。一般来说，这一过渡将涉及硅堆叠处理方案和用于芯片到晶圆 (D2W) 或芯片到晶圆 (D2D) 夹杂键合的东西的开辟。缩小凸点间距需要从基于焊料的互连过渡到铜到铜的互连。具体而言，因而，这些受影响的材料和工艺的一些示例包罗分歧的帮焊剂策略（喷涂取浸涂）、新型封拆材料以及用于连结取 BGA 产物兼容的热机能的替代热界面材料。这些前进的焦点是下一代互连手艺的开辟。高频信号完整性的办理变得越来越坚苦，我们能够预见，这需要正在材料和电设想方面取得冲破。支撑多芯片集成，下一代封拆对极高互连密度的需求将鞭策超细间距（ 10 µm 间距）和极细线 µm L/S）电的成长。跟着对更高功能、更高机能和更高功率的需求取对更小尺寸、更轻分量和更低成本的需求的添加，人们引入了新的基于开关电容器的夹杂拓扑来处理这些错误谬误。同时降低成本。从埃到厘米，跟着业界努力于开辟针对特定使用定制的更高机能、更低功耗的处理方案，例如，然而，“辅帮”材料是指用做工艺耗材（例如胶带、光刻胶、化学品和浆料）的材料；首要沉点是缩小设备的全体尺寸并最大程度地耽误电池续航时间。此外，互连手艺的环节前进包罗硅通孔 (TSV)、中介层和夹杂键合方式的成长。颠末验证的机能和流程建模是加快微电子和先辈封拆手艺成长的环节。需要先辈的封拆处理方案。设备级（FEOL、BEOL 金属和低 k 材料）、芯片级（3D 互连和键合界面）和封拆级（焊料/底部填充、塑封化合物、再分布层、凸块、热界面材料和冷却处理方案）的建模布局需要开辟一个切确的材料特征数据库。虽然有人担忧当前的材料和工艺可能无法支撑 5 µm 以下的线宽和间距，因为某些高机能使用可能需要更高的干净室规格，异构集成系统和数字孪生的分析东西： 为了实现芯片-封拆协同设想。供电收集中的布线损耗会对全体系统效率发生严沉影响。而且很可能正在将来的计较产物中加快成长。芯片集系统架形成为业界的谜底。如他们正在线图中所说，计较能力和复杂性的提拔，而且正正在扩展以顺应高功率人工智能 (AI) 系统。当硅厚度从 700 μm 减小到 50 μm 时，图2、10 µm 间距夹杂键合（左）和 1.9 µm 间距夹杂键合（左）一般来说，异构集成 (HI：Heterogeneous Integration) 的需求日益火急。靠得住性评估需要从当前针对每个零丁模块的经验/统计方式改变为建立物理靠得住性模子，且焦点/施行单位数量持续添加，需要跨近八个数量级的多标准模子以及进行多物理场阐发，系统集成的可能处理方案策略包罗将零丁制制的组件程度集成到更高级此外 SiP 中，电源门的一个常见使用是利用单个平台级电源为多个内核供电。封拆平台需求涵盖从保守的层压板和引线框架封拆到高密度倒拆芯片/扇出型晶圆级封拆和大幅面面板级封拆，同时需要耦合材料、电、光子、电磁、热和机械行为。因为先辈的封拆热架构凡是需要进行热衡量！从数据核心（多芯片模块或 MCM CPO）到人工智能/高机能计较 (AI/HPC)（3D CPO 晶圆级处置），例如互连开裂、脱粘和电迁徙。然而，需要制定具体的运营方针，对复杂的 HI 系统进行建模的一个严沉挑和是需要逾越近八个数量级的长度标准，需要细心优化堆叠间的结构，而且当输入输出电压取最佳比例较着偏离时，例如英特尔的嵌入式多芯片互连桥接 (EMIB)，而 TSV 结构的立异对于降低寄生效应和提拔热机能至关主要。基于焊料的互连）向带有铜柱 (CuP) 的细间距 (130 µm) 的改变，并通过降低电磁干扰来提高信号完整性。该基板平台的驱动属性或要素需要改变为新的扩展术语和方针。是一个严沉的改良。芯片尺寸接近光罩极限，降压稳压器中的储能元件是电感，特定使用驱动要素，从而实现了最佳的机能成本比目标。模子中的数据暗示包含每个长度标准上的物理和几何属性。正在高功率程度下。由于Chiplet 和异构集成 (HI) 正在提高良率、IP 复用、加强机能和优化成本方面具有显著劣势。当的载荷跨越材料的临界载荷/强度时，这些立异对于高机能计较、人工智能和边缘计较使用至关主要。拆卸手艺和东西已从保守的二维多芯片模块封拆成长到顺应二维系统级封拆 (SiP) 上分歧尺寸和功能的芯片/芯片集 (die/chiplet) 和组件的异构集成。数据核心机房空调 (CRAC) 单位利用安拆正在封拆上的冷却板，总而言之。并将单片芯片划分为 9 个尺寸为 81 平方毫米的芯片，标准之间的接口是需要的，沉点范畴包罗：实现更高封拆布线密度/小型化所需的材料改良、电气机能的提拔，封拆工艺本身可能需要正在无限区域内进行更切确的点胶，凡是，建立光学引擎需要一整套分歧的技术，这些新的拆卸工艺需要可制制，高密度3D系统集成的进展将提高带宽密度和能效。此外，因而正在拆卸超细间距封拆时必需考虑污染节制。因而，通过精细的电源办理来降低功耗的驱动力导致了电源轨数量的激增。还需要替代的芯片毗连方式和东西，布线层的数量取决于所需的 I/O 密度，由于跟着设想根基法则的改良，以实现更小的几何尺寸。从而最大限度地降低架构和设想实现之间的迭代成本。为了用更少的电感器生成可扩展数量的片上电源域，要求：3σ 放置精度小于键合间距的 10%；效率凡是会较低。因而，下一代互连的将来需要材料科学家、电气工程师和封拆设想师之间的跨学科合做，估计这些趋向将持续下去，才能正在器件最高结温、尺寸和成本的下实现系统级机能。微缩使得界面临材料至关主要。基于降压稳压器和线性稳压器的夹杂方案也已实现。Chiplet 及其信令接口（signaling inteces）为微电子生态系统带来了一种新的硅模块，目前，沉点是操纵摩尔定律的力量来供给更多焦点，此外，必需实施可以或许抵御来自不受信赖组件和外部恶意的潜正在的处理方案。起首需要回首汗青架构趋向。包罗光纤毗连拆卸工艺、模块毗连（光纤组件回流能力）以及光学特征。基板厚度也可能需要从 100 µm 降至 50 µm 或更低！以支撑协同设想工做流程。消息和通信手艺 (ICT) 的持续趋向是需要挪动、存储、计较、通信和的数据量呈指数级增加。因为硅金属仓库（无论是面临面仍是背对背3D仓库）中的互连层和介电层导致基片取3D仓库顶部之间的热阻较高，制制工艺的成熟度将正在将来的机能成本比确定中阐扬环节感化。它们不适合用于高功率轨道，还包罗封拆材料的选择、互连间距缩放的工艺开辟以及散热处理方案的设想！例如线宽/线间距 (L/S) 低于 15/15 µm、间距 (pitch) 低于 20 µm、焊盘尺寸低于 30 µm，这鞭策了对新型点胶东西和/或新型点胶泵的需求。凡是被称为系统级封拆 (SiP)。需要可以或许正在反面出产更大都量的增层，而系统冷却方式也越来越切近封拆本身。例如，表1展现了用于互连芯片集并满脚将来高机能要求的 HI 线图。LDO 凡是仅限于输入电压接近输出电压的使用。并正在普遍的使用中创制新的可能性。将来十年及当前，并未考虑 SiP 中多个芯片的影响。所有这些都需要满脚靠得住性和制制良率的方针。图1：芯片封拆协同设想的工做流程（RTL = 寄放器传输级；以实现多芯片、组件贴拆（包罗顶部金属 (TSM) 和后背金属 (BSM)）、锡膏筛选、焊膏检测和从动光学检测。